Laporan Akhir ( percobaan 1)

 

 

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa 

7. Link Download

1. Jurnal [Back]

2. Alat dan Bahan [Back]

    2.1 Alat

• Modul De Lorenzo

1. Panel DL 2203D
2. Panel DL 2203C
3. Panel DL 2203S  

• Jumper

    2.2 Bahan

• 74LS112

   

• Switch (SPDT)

   

• Power Supply

• Logic Probe

• Ground

            

3. Rangkaian Simulasi [Back]

4. Prinsip Kerja Rangkaian [Back]

    Pada percobaan 1 modul 3 ini merupakan bentuk rangkaian counter asyncronous. Hal ini diketahui karena pada clock terpasang secara seri dan hanya pada input CLK flip- flop pertama. Input untuk CLK pada flip-flop selanjutnya dipengaruhi oleh output pada flip - flop sebelumnya. Pada rangkaian ini kita menggunakan JK flip-flop atau ic 74LS112 dengan output 4 bit dan SPDT sebagai pengganti dari clock agar memudahkan saat melihat perubahan pada output. Rangkaian ini merupakan jenis rangkaian falltime, dimana ia akan aktif ketika diberikan input berlogika 0. Pada percobaan, ketika diberikan input berlogika 0 maka output pada probe H0 akan berogika 1, sedangkan pada output H1,H2, dan H3 berlogika 0 sehingga membentuk urutan biner 1000. Hal ini terjadi karena input pada flip - flop menunggu output dari flip-flop sebelumnya sehingga output yang keluar delay.

5. Video Rangkaian [Back]

6. Analisa [Back]

1. Analisa output percobaan berdasarkan IC yang digunakan ?

Jawab :

Berdasarkan percobaan yang telah dilakukan, pada rangkaian ini menggunakan JK flip -flop atau IC 74LS112 dengan output 4 bit. Rangkaian ini merupakan rangkaian falltime, akan aktif ketika diberikan input berlogika 0. Dapat dilihat pada percobaan, ketika input berlogika 0 maka flip - flop akan aktif, sehingga nilai output pada probe akan berubah dari 0 - 1 secara berguling.

2. Analisa sinyal output yang dikeluarkan JK flip - flop kedua dan ketiga ?

Jawab :

Dari percobaan yang telah dilakukan, sinyal output yang dikeluarkan JK flip - flop kedua dan ketiga yaitu berubah dari 0 ke 1. Nilai output akan berubah menjadi 1 ketika nilai Q pada flip - flop sebelumnya 1, sehingga pin CLK menjadi 1 dan output pada probe akan berlogika 1. Perubahan dari 0 ke 1 ini terjadi secara bergiliran karena menunggu hasil output flip - flop sebelumnya.

    

 

7. Link Download[Back]

    Link download vidio percobaan

    Link download data sheet 74LS112

    Link download HTML